Frank Qiu
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Frank Qiu
**Test case** ```systemverilog `define REG_ID_BITS 31:0 `define REG_ID_WIDTH 32 `define REG_ID_DEFAULT 32'h0000DA02 `define REG_ID_ADDR 32'h0 `define REG_VERSION_BITS 31:0 `define REG_VERSION_WIDTH 32 `define REG_VERSION_DEFAULT 32'h1 `define REG_VERSION_ADDR 32'h4 ``` I have...
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