flyingpig

MaxLabelNum参数即使在使用CTC的情况下也应该按实际情况修改，不然如果验证码长度不为1，而直接默认为1的话，容易出现 "zero-size array to reduction operation maximum which has no identity"的报错 这个报错的根源在于encoder.py第209行的 ```python elif self.model_conf.max_label_num == 1: labels = [found]

framework.py模块的第80行有语法错误，Adam打成了Adma

load_dataset.py文件中LoadDataset类的__init__方法，分割label用的是“\\”为分隔符，这种分割方法在linux系统并不适用

宣传一下新的分支

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在新的fork里练了一个模型，借这里宣传一下：https://github.com/Hovennnnn/PKUAutoElective ## 特点 - 模型架构：使用CNN+LSTM+CTC的模型来识别不定长验证码 - 数据集：采用kaptcha生成74.5w张图片 - 识别时间：5-20ms - 使用[dddd_trainer](https://github.com/sml2h3/dddd_trainer)库进行训练，无缝使用[ddddocr]库(https://github.com/sml2h3/ddddocr)进行部署，使用时无需安装Pytorch或TensorFlow ## 准确率 - 在测试集上能达到98%，在选课网96%以上（可以使用[bootstrap.py](https://github.com/Hovennnnn/PKUAutoElective/blob/master/bootstrap.py)文件登录选课网进行测试）

Verilog or System Verilog：How could I get the pure Verilog code without System Verilog syntax?

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Hello, I want to use HDL AST to generate **Verilog (not System Verilog)**, but I am **worried that whether the converted file will have System Verilog specific syntax**. I see...