Rei_Fu_Zhang

How to generate "only" verilog file when useing emitVerilog api

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Hi,Sorry for a dummy question , how can I translate my Chisel(3.6.0) codes to only verilog files without systemverilog files when useing emitVerilog!! thanks a lot!!

How to verify XSTop.v on FPGA

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你好，請問如果我獲得了 XSTop.v 文件之後，我下一步該如何在 FPGA 上面進行驗證呢。 我目前是開了一個 vivado 的專案，並且新增了一個 block designs，目前的思路為添加了XSTop.v之後將一些外設補齊，但是我發現我沒有辦法將 XSTop.v 加入到我的設計之中，想請問我該如何解決，亦或是我的方向與步驟做錯了，需要做額外的準備，感謝你! [TRANSLATION] Hello, could you please tell me how to perform verification on the FPGA after I get the...

Varium C1100 Board support

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Hello sir, I want to use this project on Varium C1100. This is the first time I use a similar project, but I have encountered many strange problems. I am...

您好，請問目前的範例工程之中，ARTY A7 有添加 VGA 功能嗎，如果有的話，我是不是只需要將 VGA 的 IO 添加進入 xdc 便可進行測試，感謝您!!