Muhammed Kocaoglu
Muhammed Kocaoglu
I am having a problem with the div module you are using. -15 / -4 = -1 but it should be 3 15 / 4 = 3 which is true...
I am having a problem with the div module you are using. -15 / -4 = -1 but it should be 3 15 / 4 = 3 which is true...
VHDL ile FPGA programlama serisi ders 18'de uart alım yaparken stop bitinin tamalanmasını beklemeden, son stop bitinin tam ortasında rx_done_tick_o çıkışı 1 yapılıyor. Full-dublex kullanılıyorsa hiç bir problem yaratmayacaktır ancak...