hunterlew
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@songyuzhe @wxbbuaa2011 ram是用的xilinx ip核
the repo just shows the example code for reference, but u should config your own network and coe param file because the whole project is too large to push on...
xc7v415t，只是仿真；处理的是128*128的图片；从之前的仿真结果看是0.3~0.5ms，gpu好像都至少1ms
@zhlw2017 有三次卷积和两次池化，还有一次全连接。我没理解为啥后面需要归一化？
@jsxyhelu 这个很贵的，需要实验室支持。
朋友之前没接触FPGA开发？这些是ISE中的IP核呀
您好，mult_16是有符号的16位乘法核，直接在ISE中调用即可，工具将自动生成单独的目录结构。受大小限制没有上传。
一样的，有乘法核就行。另外，分享的程序仅作为参考，网络参数需要根据自己的实际模型导入，需要一定的时间。目前没有较好的方法。
[基于深度学习的SAR目标识别及FPGA实现](http://xueshu.baidu.com/s?wd=paperuri%3A%2831f3aab6bcb271c241e28baba2ad0a4a%29&filter=sc_long_sign&sc_ks_para=q%3D%E5%9F%BA%E4%BA%8E%E6%B7%B1%E5%BA%A6%E5%AD%A6%E4%B9%A0%E7%9A%84SAR%E7%9B%AE%E6%A0%87%E8%AF%86%E5%88%AB%E5%8F%8AFPGA%E5%AE%9E%E7%8E%B0&sc_us=17635035465744988762&tn=SE_baiduxueshu_c1gjeupa&ie=utf-8) 篇幅与时间限制，小论文仅作简单介绍，时间亦较早，细节还请阅读参考文献及代码。
您好，max_output非池化层，是最后一层判断最大概率