Alexey

**Test case** ```systemverilog zynq zynq_inst ( .o_axi_clk (zynq_axi_aclk), .o_axi_rstn (zynq_axi_aresetn), .o_gpio (zynq_o_gpio), .i_gpio (zynq_i_gpio), .i_pl_ps_irq (16'd0) ); ``` **Actual output** ```systemverilog zynq zynq_inst ( .o_axi_clk (zynq_axi_aclk), .o_axi_rstn (zynq_axi_aresetn), .o_gpio (zynq_o_gpio),...