Junning Wu
Junning Wu
``` int 577 dma_declare_coherent_memory(struct device *dev, phys_addr_t phys_addr, 578 dma_addr_t device_addr, size_t size, int 579 flags) 580 581 Declare region of memory to be handed out by dma_alloc_coherent() when 582...
CDMA
CDMA作为Convolution流水线的一环，从SRAM和DRAM中读取数据，并存入CBUF中。CDMA支持多种格式的数据输入，包括Pixel data /Feature data /Uncompressed/compressed weight /WMB /WGS等。CDMA具有两个读通道，AXI接口协议，分别完成数据和权值的读取。CDMA的只发出读请求，且64位对齐访问。 [http://nvdla.org/_images/ias_image17_cdma.png](url) 在CDMA的内部，存在4个子模块，分别为CDMA_DC，CDMA_WG，CDMA_IMG和一个权值读取模块CDMA_WT，每个子模块的工作流程一样，只不过数据在存入CBUF的时候顺序不同而已；且某一时刻只有一个子模块处于工作状态。
NV_NVDLA_csb_master模块位于顶层模块_o内部，处于外部Master和NVDLA之间，该模块内部包括两个FIFO单元，NV_NVDLA_CSB_MASTER_csb2falcon_fifo和NV_NVDLA_CSB_MASTER_falcon2csb_fifo，分别完成不同流向的数据处理工作。 在CSB_MASTER内部，还包括一组使能信号生成单元，将外部Master传入的寄存器访问信息，根据地址空间，分发给不同的模块，诸如CDMA，CMAC，CSC等。
System emulation with QEMU:The machine within the machine https://web.archive.org/web/20130720074636/http://www.ibm.com/developerworks/linux/library/l-qemu/
**NV_NVDLA_SDP_CMUX_pipe_p1** 模块的时钟域与nvdla_core_clk一样； 输入信号为 cacc2sdp_pd---------(514位宽的数据线，包括512位数据，以及pd_batch_end, pd_layer_end的标志位) cacc2sdp_valid cacc_rdy 输出信号为 cacc2sdp_ready cacc_vld cacc_pd 通常情况下（存在宏定义SYNTHESIS的时候），经过pipe_p1以后的信号，包括valid和pd信号，直接赋值给输出信号；否则延迟一个周期。 在pipe_p1的内部，有一个randomizer模块，如下图所示，会产生随机延迟周期，将信号进行延迟。此时，valid信号为0，pd信号则为X态。  **在模块的开头，有一条注释，模块应该是生成的，目前还没找到生成文件和说明文档。** Generated by ::pipe -m -bc -os cacc_pd (cacc_vld, cacc_rdy)
CACC Registers
2017-12-14 论文学习： paper《In-Datacenter Performance Analysis of a Tensor Processing Unit-2017》 专利《Prefetching Weights for a Neural Network Processor》 NVDLAonFPGA 1.安装完成Vivado2017.1，windows版本加入source代码，仿真出错，正在调试；Linux版本借助于脚本，可以进行仿真 2.重新学习vivado的设计流程，文档《Vivado Design Suite Tutorial: Design Flows Overview》， NVDLA 代码学习 使用VCS工具，可以将NVDLA所有的测试例进行仿真，学习NVDLA的架构和代码设计 NVDLA模拟器VP...
**2018-1-3** **论文学习** **NVDLAonFPGA** **NVDLA 代码学习** **NVDLA模拟器VP** **NVDLA软件SW Stack** 利用Caffe的例程，训练了LeNet的模型，在NVDLA的模拟器上面运行，测试数据采用NVDLA提供的digits，可以运行，但是仍然有很多错误，log中也存在一些不理解的地方。 在NVDLA_SW上面提交了issue，但无人回答。https://github.com/nvdla/sw/issues/10 看了一天NVDLA SW的代码，根据处理流程浏览各个子函数的内容，发现工程量**巨大**！ log文件上传到了版本库：https://github.com/wujunning2011/AIChip/blob/nvdla_sw_vp_log/lenet.1w.five.log 其中一条错误（应该是错误），明天一定得找出来。 （**no desc get due to index==-1**） **Caffe**
1. 冲突的现象 先安装Visual Studio 2017的情况 Xilinx Vivado 2017.1 安装时VC++ 2015 Redistributable 无法安装。 安装Vivado是出现“Error when launching X:\Xilinx\Vivado\2017.1\bin\vlm.bat: Launcher Timeout” vlm.bat启动超时 先装Xilinx Vivado的情况 未试验的情况:Vivado无法启动，要求安装VC++ 2015运行时 2. 冲突原因 Visual Studio 2017 安装的 VC++...
drm_file https://01.org/linuxgraphics/gfx-docs/drm/gpu/drm-internals.html#c.drm_file drm_device https://01.org/linuxgraphics/gfx-docs/drm/gpu/drm-internals.html platform_device http://www.blog.chinaunix.net/uid-23201459-id-2525605.html