CSer

Schematic viewer build failed when the Verilog file use `include files`

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Here I have two files: **IF_stage.v** ```verilog `include "mycpu.h" module if_stage( input clk , input reset , //allwoin input ds_allowin , //brbus input [`BR_BUS_WD -1:0] br_bus , //to ds output...

### Describe the feature I'm in China, using a VPN to access OpenAI. So my Internet is slow. The login button is clicked before the ChatGPT login page is loaded....

我使用了最新的版本，发现对话中，AI的回复结尾含义``。 ``` Message: Message#Text[🗣Contact] 当然可以。有什么我可以帮助你的？ ``` 在我使用微信PC端和AI对话，每次AI回复的结尾，都会**空一行**，但是神奇的是，手机端微信**不会空一行**。 我不确定这是否是ChatGPT本身的规则更新。