nndl 1.1 感知器中加法器电路图增加说明

1.1 感知器中加法器电路图增加说明

Open huhai463127310 opened this issue 7 years ago • 2 comments

译者注：1.1感知器一节中加法电路图所示实际为半加器（不考虑低位进位），推演与真值表见下图：半加器推演半加器相关参考：利用与非门设计全加器以及异或门
 半加器与全加器

Feb 28 '17 05:02 huhai463127310

Thanks! 我暂时把这作为已知问题，更新在 https://github.com/zhanggyb/nndl/releases/tag/0.5 “关于翻译”一章。

Apr 09 '17 14:04 zhanggyb

@huhai463127310您好，发现最后一个推演图（x1=1，x2=1）里，第一个与非门的输出应是0，而不是1，这之后的输出也应相应的改变。另外，真值表最后一行，sum的值也应是0

Oct 24 '17 12:10 wqhIris