Digital-Design-Lab

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CongHong

jesons007

Digital design

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Godstie

你好，很遗憾在使用《数字电路与逻辑设计(Verilog HDL & Vivado)》的一个示例时发现了错误。 首先，在该github分支分享的源码Chapter 8-SPI中的激励文件tb.v中， ```verilog `timescale 1ns / 1ps ...... always #20 clk=!clk; ``` 对应的主文件spi_master.v中声称使用100MHz的时钟分频为1MHz的时钟。 我不知道你是否是编码者，但是上述代码产生的激励时钟难道不是`25MHz`吗？ 再者，我使用了更高版本Vivado 2019.2打开了所谓的spi示例工程，并执行了行为仿真(Behavioral Simulation)，但是无法得到书中P164附上的仿真波形。  得到的波形令我匪夷所思。 我希望你们能够对上述问题有所回答。 希望你们没有欺骗本书的消费者。

preta21