Yinan Xu

[Generated by IPC robot] commit: 11e2acb043ed83d35793db0c160bdfeb1b11143a | commit | astar | copy_and_run | coremark | gcc | gromacs | lbm | linux | mcf | microbench | milc | namd...

可以试试 https://github.com/OpenXiangShan/env-scripts/tree/main/vcs，是一个相对简单的仿真环境

1 看您那边生成的rtl就可以，就是 `make verilog` 生成出来的那些 verilog 文件 2 上FPGA验证的话，需要使用FPGA上的DDR才行，靠FPGA综合得到的RAM很小。需要通过XSTop接口上的AXI连接FPGA板载的资源

第一个问题，有差别。 第二个问题， @AugustusWillisWang 会确认一下。CoreMark肯定是够了，microbench不确定

需要有uart，可以换个写法。flash和sdcard可以不要。

可以试一试

We have some slides for RISC-V Summit China 2021 but they are currently in Chinese only. https://github.com/OpenXiangShan/XiangShan-doc Our verification is mainly based on NEMU (an ISA simulator, or a RISC-V...

The chip is expected to return early 2021. Hope it works well

make simv就可以，其他选项可以参考vcs.mk文件的具体内容

您可以参考现有的makefile改一改，我们不（官方地）维护在商用EDA软件上的flow。