开发环境

Xilinx Vivado：官方中文下载页面（需注册登录 Xilinx 帐号并填写相应信息进行下载）

安装方式

届时最新的完整版本是 2018.3，请结合实际网络情况，选择安装方式：

离线安装方式需要将下载好的完整包需要解压并运行其中的 xsetup 文件。

选择版本

选择 WebPack 版本，免费、无需帐号、无需许可证。

选择组件

最小化安装仅需选择“设备”中的 Artix-7 型号：

可以看到，离线安装将占用近 12GB 磁盘空间。如果在线安装，下载所需的安装文件也会在目标目录占用几个 GB 的空间，可在安装完成后手动清理释放。

第三方编辑器

代码文件均使用 UTF-8 编码及 LF 行尾。Vivado 内置编辑器功能十分有限，建议使用第三方编辑器，相关配置项：Tools/Settings/Text Editor/Current Editor/Custom Editor。

推荐使用 Visual Studio Code，对应的第三方编辑器配置定义：/path/to/vscode -g [file name]:[line number]，如 "C:\Program Files\Microsoft VS Code\Code.exe" -g [file name]:[line number]。

VS Code 相关扩展：

• Verilog HDL 语法高亮
• Tcl 语法高亮（需手动关联 *.xdc 约束文件为 Tcl 语法）

实验板卡

Xilinx Artix-7 xc7a100tfgg484-2L

烧录端口驱动

Windows 驱动安装包参见文件 CH341SER.EXE（出处）。

在设备管理器中，正确驱动的板卡应如下图所示：

比特流烧录

项目生成的比特流文件位于 <project>/<project>.runs/impl_1，如 01_Test/01_Test.runs/impl_1/Board.bit。

由于实验板卡并不支持 Vivado 内置的烧录功能，上游提供了专门的烧录工具，仅支持 Windows 平台。文件参见：BitstreamDownloader.exe。

如烧录工具无法运行，应为缺少相应的微软 VC++ 运行库，可以安装这个合集（出处）。

配置管脚

快速索引

• 时钟
• 开关*32
• 按钮*6
• LED*32
• 数码管*8

时钟

实验板的系统时钟从 FPGA 的 H4 引脚接入，其对应的 Pin Name (Site Type) 为 IO_L12P_T1_MRCC_35。

• 如需连续提供的时钟脉冲（如扫描数码管），可接入获得系统时钟。如需更低的频率，可使用系统时钟进行计数，达到延时、分频的目的。
• 如需手动控制的时钟脉冲（如切换运算符），可接入下文中的开关 SW 或按钮 SWB。其中 32 个开关需要用户在接入后自行处理抖动，否则可能得到稳定性较差的脉冲；6 个按钮则均已硬件消抖，更推荐用作脉冲。

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开关*32

表格说明：

• PCB 为电路级别的引脚编号，在板卡图片中已标出对应位置；
• Pin 为 FPGA 级别的引脚编号，在约束文件中配置管脚时将会填写这一项，如 set_property PACKAGE_PIN T3 [get_ports {sw[1]}]；
• Pin Name / Site Type 为芯片级别的引脚名称，前者出自上文的 Xilinx 官方资料，后者出自 Vivado 的 I/O Ports 查询窗口。

每个开关上方均对应一个指示灯，用于指示开关当前状态，亮为高电平，灭为低电平。

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按钮*6

按住时为高电平，松开时为低电平。

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LED*32

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数码管*8

8 位七段数码管，采用共阳极接法，并由内部译码器反相驱动。

使能信号

全部 8 位数码管的使能信号，高电平有效。

片选编码

通过 3-8 译码选择驱动 8 位数码管中的哪一位，低电平有效。

如 {DS2, DS1, DS0} 为 3'b000 时，逻辑上对应十进制的 7，表示最左边即最高位数码管被选中，并根据下文中的段选信号显示一个十六进制数码。

欲使 8 位数码管在视觉上同时显示 32 位二进制数据，需要以一定的频率循环片选信号，对数码管进行扫描刷新。

• 频率过低时，扫描过程将会肉眼可见，效果类似流水灯；
• 频率过高时，分配给每位数码管的周期太短，供电不足，亮度降低。

建议在测试实验中调整分频倍数以获得相对理想的扫描频率。

段选信号

选择点亮数码管的哪些笔划，低电平有效。

各划的排序参见下图（出处）：

如数码 0 对应的段选信号为 8'b0000_0011（从高到低约定为 a, b, c, ... g, dp）。

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