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SystemVerilog支持
请问可以添加与Verilog一样,对SystemVerilog的语法支持嘛
最近在完善支持,遇到了一些麻烦,对于sv的支持后续会不断增加,毕竟我不是经常用sv,现在也在学,逐渐迭代。你也可以提一下你对sv的要求。
好的,我也正在学习SV,感谢!